假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps；寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？ （1）单周期方式：每条指令在一个固定长度的时钟周期内完成； （2）多周期方式：每类指令时钟数：取数-7，存数-6，ALU-5，分支-4，跳转-4； （3）流水线方式：取指1、取指2、取数/译码、执行、存取1、存取2、写回7段流水线；没有结构冒险；数据冒险采用“转发”技术处理；load指令与后续各指令之间存在依赖关系的概率分别1/2、1/4、1/8、…；分支延迟损失时间片为2，预测准确率为75%；不考虑异常、中断和访问失效引起的流水线冒险。

功能单元的吞吐量也是程序执行时间的一个下界。假设一个程序需要N个某种运算的计算，而微处理器只有m个能执行这个操作的功能单元，并且这些单元的发射时间为i。那么这个程序的执行至少需要（）个周期。

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集散型控制系统中PCU指过程控制单元，PIU指（），DH指高速数据通路，OS指操作员站，MC指管理计算机。

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已知CPU结构如下图所示，其中包括一个累加器AC、一个状态寄存器和其他几个寄存器。各部分之间的连线表示数据通路，箭头表示信息传递方向。试完成以下工作：①写出图中四个寄存器A、B、C、D的名称和作用；②简述完成指令ADDY的数据通路（Y为存储单元地址，本指令功能为（AC）+（Y）→（AC）。

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假设某计算机的主存地址空间大小为64MB，采用字节编址方式。其cache数据区容量为4KB，采用4路组相联映射方式、LRU替换和回写（write back）策略，块大小为64B。若cache初始为空，CPU依次从0号地址单元顺序访问到4344号单元，重复按此序列共访问16次。若cache命中时间为1个时钟周期，缺失损失为10个时钟周期，则CPU访存的平均时间为多少时钟周期？

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以下fun函数的功能是累加数组中各元素的值，n为数组中的元素个数，累加的和值放入所存的存储单元中，请填空。

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假设数据项定义如下： DATA1DB‘HELLO！GOODMORNING！’ DATA2DB20DUP（？） 用串操作指令编写程序段，使其分别完成以下功能： 从左到右将DATA1中的字符串传送到DATA2中。 传送完后，比较DATA1和DATA2中的内容是否相同。 把DATA1中的第3和第4个字节装入AX。 将AX的内容存入DATA2+5开始的字节单元中。

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假设地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为38B8H，而38B8H单元的内容为88F9H。说明以下各情况下操作数的有效地址和操作数各是多少？

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假设地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为38B8H，而38B8H单元的内容为88F9H。说明以下各情况下操作数的有效地址和操作数各是多少？

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假设地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为38B8H，而38B8H单元的内容为88F9H。说明以下各情况下操作数的有效地址和操作数各是多少？

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