下列4种类型的触发器中可以组成移位寄存器的是（）。

图示为一个由D触发器组成的四位右移寄存器。4位待存的数码（1010）需要用移位脉冲CP全部移入寄存器。  （1）试说明其工作原理。  （2）将4位待存的数码（1010）全部移入寄存器，需要用几个移位脉冲？

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构成移位寄存器不能采用（）型的触发器。

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PSCALE对乘积结果采用4种（）移位方式。移位方式由（）寄存器ST1的乘积移位方式位（PM）指定。这些移位方式对于执行乘法/累加操作，进行小数运算，或者进行小数乘积的（）都是很有用的.

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Verilog HDL的register型变量是一种数值容器，不仅可以容纳（），也可以保持（），这一属性与触发器或寄存器的记忆功能有很好的对应关系。

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图是一个自循环移位寄存器逻辑图，触发器初始状态为100，在CP端连续输入6个时钟脉冲，用表格形式列出在6个时钟脉冲作用下3个触发器的状态变化。

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由4级移位寄存器产生的m序列，其周期为（）

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一个移位寄存器初态为0000，若输入始终为1，则经过4个移位脉冲后其状态为（）

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有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）

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电荷耦合器件CCD，一般分为线阵和面阵两种以2048像元的双列两相线阵CCD为例，其结构主要由光敏区、（）和移位寄存器组成

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