在VHDL的端口声明语句中，用（）声明端口为输入方向。
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在VHDL的端口声明语句中，用（）声明端口为具有读功能的输出方向
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在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。
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在元件例化语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。
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编写一个2输入与门的VHDL程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构
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在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，（）事先声明。
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在VHDL中，PROCESS结构内部是由（）语句组成的。
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在VHDL中，PROCESS本身是（）语句。
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在VHDL中，PROCESS本身是（）语句。
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