在VHDL中，一个设计实体可以拥有一个或多个（）。

VHDL的实体声明部分指定了设计单元的（）或（），它是设计实体对外的一个通信界面，是外界可以看到的部分。

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下面哪一个可以用作VHDL中的合法的实体名（）。

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一个实体可以拥有一个或多个（）

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在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的。（）。

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在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的。（）。

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（）和（）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

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在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在（）为设计建立一个工程目录。

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编写一个2输入与门的VHDL程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构

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在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，（）事先声明。

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