设计一个可控进制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。

试用JK触发器设计一个同步五进制加法计数器，要求电路能够自启动。 

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给出含有异步清0和计数使能的16位二进制加减可控计数器的VHDL描述。

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用8选1数据选择器74HC151（见下图）设计一个组合逻辑电路。该电路有3个输入逻辑变量A、B、C和1个工作状态控制变量M。当M=0时电路实现“意见一致”功能（A、B、C状态一致时输出为1，否则输出为0），而M=1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。

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设计一个带计数使能、同步复位、带进位输出的增1二十进制计数器，计数结果由共阴极七段数码管显示。

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设计一个把十进制转换成二进制的编码器，则输入端数M和输出端数N分别为（）。

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一个二进制序列检测电路，当输入序列中连续输入5位数码均为1时，电路输出1，则同步时序电路最简状态数为（）。

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F1系列可编程控制器计数器，不管复位条件是否满足，计数输入每检测到一个上升沿，则计数器记一个数。

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基于原理图输入方式，用D触发器构成按循环码（000->001->011->111->101->100->000）规律工作的六进制同步计数器。

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以三位二进制的译码为例，输入有三个变量A、B、C，输出对应有（）个。

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