假定一个存储器系统支持4体交叉存取，某程序执行过程中访问地址序列为3，9，17，2，51，37，13，4，8，41，67，10，则哪些地址访问会发生体冲突？
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多处理机系统中的素数模低位交叉存储器可以避免所有访存冲突。
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有一个存储体，其地址线15条，数据线为8条，则 1）该存储体能够存储多少个汉字？ 2）如果该存储体由2K×4位的芯片组成，需要多少片？ 3）采用什么方法扩展？分析各位地址线的使用。
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假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps；寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？ （1）单周期方式：每条指令在一个固定长度的时钟周期内完成； （2）多周期方式：每类指令时钟数：取数-7，存数-6，ALU-5，分支-4，跳转-4； （3）流水线方式：取指1、取指2、取数/译码、执行、存取1、存取2、写回7段流水线；没有结构冒险；数据冒险采用“转发”技术处理；load指令与后续各指令之间存在依赖关系的概率分别1/2、1/4、1/8、…；分支延迟损失时间片为2，预测准确率为75%；不考虑异常、中断和访问失效引起的流水线冒险。
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假设某存储器总线采用同步通信方式，时钟频率为50MHz时钟，每个总线事务以突发方式传输8个字，以支持块长为8个字的Cache行读和Cache行写，每字4字节。对于读操作，访问顺序是1个时钟周期接受地址，3个时钟周期等待存储器读数，8个时钟周期用于传输8个字。对于写操作，访问顺序是1个时钟周期接受地址，2个时钟周期延迟，8个时钟周期用于传输8个字，3个时钟周期恢复和写入纠错码。对于以下访问模式，求出该存储器读/写时在存储器总线上的带宽。 ①全部访问为连续的读操作； ②全部访问为连续的写操作； ③65%的访问为读操作，35%的访问为写操作。
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采用多体交叉存储器可提高存储器的带宽。
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已知线性表A={a1、a2、……an}采用链接存储结构，其数据域由4个值域组成，假设依次为 从单链表的表头删除一个结点。
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模4交叉存储器有4个存储模块，它们有各自的（）。
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有一个存储体，其地址线15条，数据线8条，则 1）该存储体能够存储多少个汉字？ 2）如果该存储体由2K×4位的芯片组成，需要多少片？ 3）采用什么方法扩展？分析各位地址线的使用。
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