在众多的触发器中，同步触发器的抗干扰能力是最强的。

在触发器中引入时钟脉冲信号一是为了有利于多个触发器同步，二是为了提高其抗干扰能力。

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在同步计数器中，各触发器状态改变时刻（）

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在主从JK触发器、边沿D触发器、同步RS触发器中，输入项有约束条件的触发器是主从JK触发器。

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按照计数器在计数过程中触发器翻转的次序，把计数器分为同步、异步计数器。（）

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同步时序逻辑电路中各触发器的时钟脉冲CP不一定相同。

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同步RS触发器中R、S为高电平有效，基本R、S触发器中R、S为（）电平有效。

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同步D触发器在CP=1期间，D端输入信号变化时，对输出Q端没有影响。

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在同步电压为锯齿波的触发电路中，锯齿波底宽可达（）度；实际移相才能达0º-180º度。

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由两个与非门组成的同步RS触发器，在正常工作时不允许输入S=R=1，即约束条件为SR=（）

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