若主从结构SR触发器的CLK、S、R、各输入端的电压波形如图所示，试画出Q、Q′对应的电压波形。

由或非门构成的基本SR锁存器，当R=S=0时，触发器的状态为不定。

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由两个与非门组成的同步RS触发器，在正常工作时不允许输入S=R=1，即约束条件为SR=（）

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在下图所示的主从JK触发器电路中，CLK和A的电压波形如图中所示，试画出Q端对应的电压波形。设触发器的初始状态为Q=0。

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同步RS触发器中R、S为高电平有效，基本R、S触发器中R、S为（）电平有效。

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RS触发器的约束条件RS=0表示不允许出现R=S=1的输入。

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用两个或非门构成的基本RS触发器，其R、S须满足的约束条件是（）。

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PLC的RS触发器功能和电子RS触发器完全一样，都是S端有效触发器置1，R端有效复位。

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在Verilog HDL中，语句”always@（negedge clk）”表示模块的事件是由clk的（）触发的。

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主从触发器能避免触发器的空翻现象。

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