同步时序逻辑电路中各触发器的时钟脉冲CP不一定相同。
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在主从JK触发器、边沿D触发器、同步RS触发器中,输入项有约束条件的触发器是主从JK触发器。
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试用JK触发器设计一个同步五进制加法计数器,要求电路能够自启动。
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把JK触发器两个输入端子连在一起作为一个输入就构成了T触发器,T触发器具有的逻辑功能是保持和()。
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如图所示电路是由D触发器和与门组成的移相电路,在时钟脉冲作用下,其输出端A,B输出2个频率相同、相位不同的脉冲信号。试画出端的时序图。
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同步JK触发器输出的状态,触发器置1为()
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试用下降沿JK触发器设计一个递增同步六进制计数器。要求计数器的状态转换代码具有相邻性(相邻两组代码中只有一位代码不同),且代码不包含全0和全1的码组。根据题意列出电路的状态转移真值表和卡诺图;写出状态方程、驱动方程,输出方程,检查启动特性。
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试用T触发器和门电路分别构成D触发器和J-K触发器。
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同步时序电路和异步时序电路的差异在于后者()
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