在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，（）事先声明。

在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为（）次。

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在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。

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在VHDL的端口声明语句中，端口方向包括（）、（）、（）和（）。

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在VHDL中，PROCESS结构内部是由（）语句组成的。

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在VHDL中，PROCESS本身是（）语句。

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在VHDL中，PROCESS本身是（）语句。

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在VHDL的并行语句之前，可以用（）来传送往来信息。

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在VHDL的端口声明语句中，用（）声明端口为输入方向。

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在VHDL中，可以用语句（）表示检测clock下降沿。

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