单选题

在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面哪个赋值语句是错误的。()。

Aidata<=“00001111”

Bidata<=b”0000_1111”

Cidata<=X”AB”

Didata<=B”21”

正确答案

来源:www.examk.com

答案解析

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  • 在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的。()。

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