单选题
A2
B6
C7
D8
E10
正确答案
答案解析
略
相似试题
用集成的4位二进制同步加法计数器和与非门可以实现任何计数容量小于16的计数器。
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给出含有异步清0和计数使能的16位二进制加减可控计数器的VHDL描述。
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试用74161构成九进制计数器。（可采用异步清零法或同步预置数法）
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一个四位二进制的加法计数器，由0000状态开始，经过28个时钟脉冲后，此计数器的状态为（）。
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试用JK触发器设计一个同步五进制加法计数器，要求电路能够自启动。
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试用74LS190异步置数功能构成一个七进制计数器。
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图示是用四个JK触发器组成的四位二进制加法计数器。所有触发器的J=K=1。 （1）试说明其工作原理。 （2）各JK触发器的翻转，是在其各自时钟脉冲的上升沿还是下降沿？ （3）设Q0、Q1、Q2、Q3的初始值均为0。已知CP的波形如图所示，试画出Q0、Q1、Q2、Q3的波形。
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用反馈清零法或反馈置数法实现任意进制计数器必须采用二进制计数器芯片，而不能采用十进制计数器芯片。
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一个异步二进制计数器的最高工作频率为10MHz，如果每个触发器的平均传输延迟时间为10ns，计数过程中每读取一次计数值所需时间为50ns，这个计数器最多只能有（）位。
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